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法政大学
李亜民先生の「VerilogHDLによるCPU設計」の評価一覧
【法政大学】李亜民先生が担当する「VerilogHDLによるCPU設計」には、1件の授業評価が寄せられています。授業の充実度は星5.0点、楽単度は星4.0点です。会員登録・ログインをして、在学生による評価とシラバスの内容をもとに、授業の選択・履修登録の参考にしましょう。
10k0027 さんの授業評価
| 学部 学科 | 情報科学部 コンピュータ科学科 |
|---|---|
| 担当の先生名 | 李亜民先生 |
| 授業種別 | 専門科目 |
| 出席 | とらない |
| 教科書 | 教科書なし・不要 |
| 授業の雰囲気 | - |
| テスト |
前期/中間：
レポートのみ 後期/期末： テストのみ 持ち込み： 教科書ノート持ち込み可 |
| テストの方式や難易度 | - |
| コメント 授業の内容や学べたこと |
パイプラインCPUをVerilogHDLで記述し，実装する． シングルサイクル，マルチサイクルCPUの設計が理解できていれば楽しめる．ただし，内容は難しいため，受講するのであれば友人達と一緒に受けると良い． 期末試験はノートPCを含め，全て参照可． 期末まで脱落することなく受講できていれば，内容はかなり簡単であるはず． |
| 授業を 受けた時期 |
- |
| 評価 |
|
(2013/05/14) [1444538]
